上周，在IEEE 电子元件和技术会议 (ECTC) 上，研究人员推动了一项对尖端处理器和内存至关重要的技术的最新进展。这项技术被称为混合键合，将两个或多个芯片在同一封装内堆叠在一起，尽管曾经定义摩尔定律的传统晶体管缩小速度总体放缓，但芯片制造商仍可以增加处理器和内存中的晶体管数量。

来自主要芯片制造商和大学的研究小组展示了各种来之不易的改进，其中包括应用材料、Imec、英特尔和索尼等公司的研究成果，这些成果可能使3D 堆叠芯片之间的连接密度达到创纪录的水平，每平方毫米硅片上的连接数量约为 700 万个。

英特尔的Yi Shi告诉 ECTC 的工程师们， 由于半导体进步的新性质，所有这些连接都是必要的。正如英特尔技术开发总经理 Ann Kelleher在 2022 年向IEEE Spectrum解释的那样，摩尔定律现在受一个称为系统技术协同优化（STCO）的概念支配。在STCO中，芯片的功能（例如缓存、输入/输出和逻辑）被分离出来，并使用针对每个功能的最佳制造技术来制造。

然后，混合键合和其他先进的封装技术可以将它们重新组装起来，使它们像整块硅片一样工作。但这只有在高密度连接的情况下才能实现，这种连接可以在几乎没有延迟或能耗的情况下在硅片之间传送比特。

混合键合并不是目前唯一一种先进的封装技术，但它提供了最高密度的垂直连接。Besi 公司技术高级副总裁Chris Scanlan表示，混合键合在 ECTC 上占据主导地位，约占所展示研究的五分之一，该公司的工具是多项突破的幕后推手。


混合键合到底是什么？

混合键合用于芯片的垂直（或 3D）堆叠。混合键合的显著特点是它是无凸块的。它从基于焊料的凸块技术转向直接铜对铜连接。这意味着顶部die和底部die彼此齐平。两个芯片都没有凸块，而是只有可缩放至超细间距的铜焊盘。没有焊料，因此避免了与焊料相关的问题。

从上图中，我们可以看到AMD 3D V-Cache的横截面，它采用台积电的SoIC-X的die-to-wafer混合键合。顶部和底部硅之间的键合界面是混合键合层，存在于硅芯片（silicon dies）的金属层的顶部。混合键合层是一种电介质（现在最常见的是 SiO 或 SiCN），采用通常为亚 10 微米间距的铜焊盘和通孔进行图案化。

电介质的作用是使每个焊盘绝缘，使得焊盘之间不存在信号干扰。铜焊盘通过硅通孔 (TSV) 连接到芯片金属层。TSV 需要向堆栈中的其他芯片传输电源和信号。当底部芯片“面朝下”（face down）放置时，需要这些通孔来连接顶部芯片上的金属层，穿过晶体管层到达底部芯片上的金属层。

信号正是通过这些铜焊盘进行芯片间通信。这种键合之所以是“混合”键合，是因为它是电介质-电介质键合（dielectric-dielectric bond）和直接铜对铜键合（direct copper-to-copper bond）的组合。键合界面之间没有使用额外的粘合剂或材料。


高端芯片专用赛道

混合键合互连方案可以显著降低整体封装厚度，在多芯片堆叠封装中甚至可能高达数百微米。为此，自十多年前在 CMOS 图像传感器中首次亮相，混合键合逐渐走向了3D NAND，甚至连DRAM和HBM，也对混合键合产生了兴趣。今年二月更是有消息传出，英特尔下一代 Xeon“Clearwater Forest”CPU 采用一个名为“Foveros Direct”的混合键合的3D 堆叠技术。

有TCB支持者坦言，在凸块间距达到 25 微米后，还会继续使用已安装的 TCB 工具。张赞彬也认为，Hybrid Bonding只有在很高端应用才会用到。

“Hybrid Bonding是针对微纳米这种高端工艺的，这种技术不是每一种产品可以应用，因为它的价格和成本都很高，所以我觉得几种高端产品会有这种应用，大部分的芯片还是会用到传统的方法。”张赞彬说。他指出，和TCB是一个后段制程不一样，混合键合某种程度上是一个前道工艺，所以这带来的挑战也是显而易见的。

“混合键合对环境要求非常高，要达到class 1 clean room（非常的清洁），这是为什么现在目前投资Hybrid Bonding的大部分客户都是前端的客户，因为他们有前端的制程、设备和环境，所以可以扩大Hybrid Bonding。但是一个传统的封装厂如果想切入这个领域，则要做一个大投资，要做非常清洁的Clean room，这样的话门槛就提高了很多。这也是为什么打线机今天还那么受欢迎，因为在封装这方面是最实际、最便宜的方法。”张赞彬解析说。

最近的一则新闻，也让混合键合遭受了打击。

在去年12月举办的IEDM 2023上，SK海力士宣布，其已确保HBM制造中使用的混合键合工艺的可靠性。消息表示，HBM 芯片的标准厚度为 720 µm。预计将于 2026 年左右量产的第 6 代 HBM（HBM4）需要垂直堆叠 16 个 DRAM，这对当前的封装技术满足客户满意度来说是一个挑战。因此，Hybrid Bonding工艺在下一代HBM中的应用被业界认为是必然的。

但是，早前有消息透露，国际半导体标准组织（JEDEC）的主要参与者近日同意将HBM4产品的标准定为775微米，那就意味着HBM开发者使用现有的键合技术就可以充分实现16层DRAM堆叠HBM4。

不过，这应该不会阻挡厂商们投入这个赛道。据了解，包括台积电、英特尔、三星、SK海力士、美光、索尼、豪威科技、铠侠、西部数据、Besi、芝浦电子、东京电子、应用材料、EV Group、SUSS Microtec、SET和博世等厂商都对混合键合产生了兴趣。

甚至连TCB解决方案的主要供应商Kulicke & Soffa加入了混合键合阵营，对这个技术进行了预研，并认为这个技术在未来某个时刻迎来新的机会。

设备厂商，见招拆招

虽然有波折，但先进封装前进的道路是不可逆转的。

行业咨询机构Yole在去年年底发布的报告中表示，预计先进封装市场在 2023 年将下降 1.4%，但2023年Q3，先进封装（AP）营收较上季度大幅增长23.7%，总计达到110亿美元。

Yole进一步指出，在未来几年，先进封装收入预计将以 8.6% 的复合年增长率增长，从 2022 年的429亿美元增长到 2028 年的704亿美元。就收入而言，倒装芯片 BGA、倒装芯片 CSP 和 2.5D/3D 是主导封装平台，其中 2.5D/3D 技术显示出最高的增长率，预计将从 2022 年的94亿美元增长到 2028 年的225亿美元，复合年增长率为 15.6%。

作为先进封装的主要实施者，设备厂商也正在见招拆招。

首先看Kulicke & Soffa，如上所述，他们现在这个阶段应该是非常看好TCB，在去年8月，他们曾经发布新闻稿表示，将扩大与UCLA CHIPS的合作，开发超细间距微凸块互连解决方案。按照他们在当时的新闻稿所说，不久之后，30μm 微凸块间距的热压接合 (TCB) 变得可行。通过利用甲酸处理（By leveraging formic acid treatment），K&S 在 TCB 中展示了 10μm 间距的能力。双方的合作则旨在进一步开发可制造的铜对铜解决方案，将其间缩小至 5μm以下。

ASMPT 首席执行官Robin Ng在接受媒体采访的时候则表示，他将于今年下半年开始向客户提供混合键合机。Ng 表示，当混合键合芯片系统封装的大规模生产真正起飞时，ASMPT 已准备好交付机器。他进一步指出，ASMPT将大幅增加先进封装的研发预算，包括热压键合、光子学和混合键合。

而作为混合键合机市场的激进玩家，Besi的首席执行官Richard Blickman在介绍年度业绩时透露，截止2023年，除了三名现有客户外，公司还为这些混合键合机器赢得了六名新客户，Besi 也有 40 多套混合键合系统现已投放市场。

相关资料显示，英特尔和台积电是 Besi 的主要客户，但他们对内存市场寄予厚望。例如HBM，就是Besi 最看好的方向，但目前他们只有美光一个客户。据Richard Blickma预计，内存市场不会为第一代 HBM4 部署混合键合，第二代的可能性更大。

另一家设备供应商EV Group则为NAND 市场提供设备，以实现晶圆对晶圆混合键合工艺。


未来 HBM 主流堆叠键合技术

混合键合潜在应用良多，出货量有望快速增长。目前，混合键合技术已经成功应用于数据中心和高性能计算应用的高端逻辑芯片领域。AMD在其Ryzen 7 5800x的芯片设计中，采用了台积电的混合键合技术 SoIC，将 7nm 64MB SRAM 堆叠并键合到 7nm 处理器上，使内存密度增加了两倍，成为第一家推出采用铜混合键合芯片的供应商。Besi 预估，2024年逻辑芯片领域将迎来新一轮混合键合需求浪潮，而随着 HBM 需求持续抬升，存储领域将会接力逻辑芯片贡献明显增量，中性假设下全球 2030 年混合键合设备保有量有望达到 1400 台左右，混合键合技术为未来芯片互联技术的发展方向之一。