高通发布的新款芯片骁龙8G2已开始大举宣传造势，它在单核性能方面无法与中国台湾的联发科拉开差距，于是强调多核性能，模仿了联发科的多丛集设计以及跑分竞赛，试图借此挽回劣势。

高通的骁龙8G2无法与联发科的天玑9200拉开单核性能差距，在于它们的单核性能指标都来自于ARM的公版核心X3，芯片制造工艺也是台积电的4nm，如此情况下单核性能当然高度一致。

无奈之下，高通的骁龙8G2采用了1+2+2+3的四丛集设计，通过减少一颗功耗核心A510而增加一颗性能核心A715的方式来提高性能，如此一来骁龙8G2就拥有了1颗超大核心X3和四颗性能核心A715，比联发科的天玑9200多了一颗性能核心A715，由此在多核跑分方面超越了联发科。

其实说到底，高通和联发科如今都类似于组装芯片企业，它们所采用的核心都是ARM的公版核心，如此一来它们在性能方面其实都已落后于苹果的A16处理器，甚至在单核性能方面还不如苹果的A14处理器，唯有在多核性能方面挽回一局。

当然高通也有自己的杀手锏，那就是GPU性能，骁龙8G2所采用的Adreno740成为移动芯片市场最强的GPU，超越了联发科和苹果，这是高通最后剩下的唯一优势了，在如今手机偏向于视频、游戏、拍照等图像应用的情况下，高通的Adreno GPU成为它的独特优势。

高通所采用的四丛集设计其实并非它首创，在移动芯片市场首创多丛集设计的其实是中国台湾的联发科，联发科当时在手机芯片性能方面远远落后于高通和苹果，因此联发科率先开启了手机芯片的多核战术。

联发科推动手机芯片从双核到四核，然后是八核，更一度将手机芯片推高到十核设计，联发科也由此将手机芯片从双丛集设计推升到三丛集设计，首款十核芯片helio X20正是全球首款采用三丛集设计的芯片。helio X20采用了双核A72+四核高频A53+四核低频A53的设计，以A72提供高性能，以八核A53冲高整体跑分，这种开创式设计在当时曾引发了热议。

然而这种堆核心的方式很快就被证明是失败的设计，因为核心数量过多导致功耗过高，为了控制功耗X20的高性能核心A72就无法将主频提升得太高，单核性能反而落后了，而苹果却一直都坚持双核设计，偏重于单核性能，事实证明苹果是对的，业界人士指出手机多数时候都是单程序运行，多核性能唯一应用只有跑分，因此嘲讽联发科是一核有难七核围观，后来手机芯片重新回到八核架构。

如今高通重新捡起这种多丛集设计，应该吸取了联发科的教训，或许是以X3提供高性能的单核性能，而通过控制A715核心的主频来降低功耗，从而兼顾了散热和性能，又可以将军联发科，但是却不会是苹果的对手。


3D封装可大幅提高芯片性能 应用规模有望快速扩大

3D封装，是一种先进封装工艺，采用三维结构形式对芯片进行三维集成，在不改变封装尺寸的条件下，于垂直方向上叠加两个或两个以上芯片进行一体化封装。3D封装是在2D多芯片组件的基础上发展而来，具有高性能、多功能、高密度、大容量等特点，并且实现了尺寸最小化，符合半导体器件小型化、高性能化、多功能化的发展趋势，可用于处理器、存储器等制造领域。

目前，5nm芯片已经量产，预计到2025年2nm芯片将实现量产。随着工艺制程不断缩小，芯片性能提升已经接近物理极限，摩尔定律失效，芯片无法再依靠集成更多的晶体管来提升性能，而市场对处理器与存储器的计算性能、存储能力要求还在不断提高。3D封装成为解决这一问题的重要方案，在保持芯片尺寸的同时可提高其性能，能够满足芯片小型化、高性能化发展需求。

根据新思界产业研究中心发布的《2022-2027年中国3D封装行业市场深度调研及发展前景预测报告》显示，3D封装可将裸芯片、SoC（系统级芯片）、微电子元件、运行内存等重新整合进行一体封装，因此可以提高芯片性能、实现芯片功能多样化。若多种电子元件各自封装，整合在一起制造的半导体器件体积大且质量重，3D封装集成度更高，运行速度更快，且其尺寸大幅缩小、重量大幅降低、能耗更低。

3D封装可以仅进行芯片封装，也可以进行芯片与微电子元件封装，前者的目的主要在于提高芯片处理性能，后者的目的主要在于实现芯片功能多样化。3D封装的细分技术主要有PoP（叠层封装）、MCP（多芯片封装）、SiP（系统级封装）等。其中，MCP主要封装多个集成电路，更适用于生产高性能芯片；SiP可以封装裸芯片及微电子元件，更适用于生产高功能集成度芯片。

从软件层面榨出芯片算力

现有 AI 计算中的过多的冗余计算和运行引擎的能力有限，制约了对芯片性能的挖掘。在芯片资源供需不平衡的情况下，目前主流的做法是攻坚生产力的难题。

也有技术团队另辟蹊径。一家叫做 CoCoPIE 的 AI 公司，宣布可以通过压缩和编译协同设计技术，从软件层面挖掘现有芯片算力，有望让现有芯片性能成倍提升。

CoCoPIE 技术的核心在于压缩和编译两个步骤的“协同设计”，即在设计压缩的时候考虑编译器及硬件的偏好从而选择压缩的方式，在设计编译器的时候利用压缩模型的特点来设计相应的编译优化方法。对应压缩和编译两个步骤，我们为 CoCoPIE 框架设计了两个组件：CoCo-Gen 和 CoCo-Tune。CoCo-Gen 通过将基于模式的神经网络剪枝与基于模式的代码生成相协同，生成高效的执行代码；CoCo-Tune 则能够显著缩短 DNN 模型压缩及训练的过程。

CoCoPIE 的技术是通用的，可广泛地应用于各种 CPU、GPU、DSP 及 AI 专用芯片，如 NPU、APU、TPU 等。

CoCoPIE 在相关领域发表了大量的顶级国际会议论文，从上层 AI 应用优化技术，AI 模型设计技术，到编译器优化技术，底层硬件相关优化技术。特别是 CoCoPIE 的技术介绍文章发表在今年 6 月份的 Communications of ACM 上，这是美国计算机学会的旗舰刊物，与今年的图灵奖同期发布，这说明学术界对 CoCoPIE 的工作的高度认可。

CoCoPIE 公司负责人李晓峰表示：“ CoCoPIE 独有的 AI 软件技术栈，解决了端侧 AI 发展和普及的瓶颈问题，这在业界目前还是独一无二。测试数据和客户反馈都表明，与其它方案的比较优势十分明显，有较大的机会在端侧设备智慧化的浪潮中胜出。”


碳纳米管或将成为集成电路支撑材料

在半导体发展初期，晶体管由锗制作，很快就被硅取代。发展到今天，硅基芯片已到达工艺极限——3nm，更小的制程和更小的晶体管，会让硅基芯片出现漏电效应和短沟道效应。因此半导体行业亟需可与硅基材料相媲美的材料，碳纳米管顺势进入公众的视野。

碳纳米管又名巴基管，是一种具有特殊结构的一维量子材料，主要由呈六边形排列的碳原子构成数层到数十层的同轴圆管。其层与层之间保持固定的距离，约0.34nm，直径一般为2~20 nm。

1991年，日本物理学家饭岛澄男在高分辨透射电子显微镜下检验石墨电弧设备中产生的球状碳分子时，意外发现了由管状的同轴纳米管组成的碳分子，即碳纳米管。经过七年不间断的深入研究与测试，在1998年，IBM研究人员制作出首个可工作的碳纳米管晶体管。

彭练矛院士介绍道，碳纳米管主要有以下4个方面的特点：

1.特殊且完美的一维结构，极大压抑了背散射，是一种低功耗的弹道运输。

2. 拥有理想的无悬挂键结构，优异的化学稳定性、超洁净的表面使得它具有极高的栅效率。

3. 极高的载流子迁移率以及超小的本征电容，能够高速响应。

4. 超薄的导电通道、极好的静电控制，无短沟道效应，性能接近理论极限的亚5纳米平面晶体管。

“碳纳米管作为未来集成电路的支撑材料，仍有不少问题亟需解决。”如2009年ITRS提出的“碳纳米管5+”挑战等，需要逐一解决。彭练矛院士表示，经过近二十年的努力，彭练矛院士带领的北京大学研究团队现已基本解决ITRS提出的”碳纳米管5+”挑战，实现了整套的碳纳米管集成电路和光电器件制备技术。

他分析认为，碳纳米管技术现存的根本性挑战是掺杂难题。

据了解，2005年Intel公司一项关于碳纳米管技术的评估数据显示，碳管的p型器件性能已经超过了硅基PMOS器件，然而碳管n型器件性能远低于其p型器件和硅基NMOS器件。因此Intel公司得出结论：采用传统的半导体掺杂工艺，无法制备出性能超越硅基CMOS的碳纳米管器件。

“我们的团队于2007年发展了全新的碳纳米管无掺杂CMOS技术，性能接近了理论极限，全面超越了硅基CMOS器件。”据介绍，彭练矛院士带领的北京大学研究团队已经发展了整套碳基CMOS集成电路无掺杂的制备技术，制作出了栅长仅为5nm的碳晶体管，尺寸方面与硅基相当，综合性能却超过了硅基的十倍还多。