2023年，不管是台积电，还是三星，其3nm的芯片会大规模量产了，比如苹果的A17就会采用3nm，还有高通、联发科的旗舰芯片，也会采用3nm工艺。

但3nm工艺，究竟代表的是什么？晶体管的大小？晶体管数量？栅极长度？金属间距？这些与芯片工艺紧密相关的参数中，没有一个是3nm。

我们翻看过往芯片的命名法，会发现所谓的的3nm，甚至之前的5nm、7nm、甚至10nm、14nm等等，这些代表着芯片工艺的XX纳米，都只是营销中的数字游戏而已，大家不必太认真。

在20世纪90年代中期之前，芯片工艺究竟是多少，是取决于晶体管的栅极长度，长度是多少，则工艺是多少。

于是很多芯片厂，一味追求缩小栅极长度，大家提升工艺，改进材料，就为了改变缩小栅极长度，从而提升性能。

工艺制程与栅极长度对应图

于是到1997年的时候，大家发现栅极的发展，比摩尔定律发展快，比如130nm的芯片，其栅极长度只有70nm，这时栅极长度与芯片工艺实际上脱轨了。

这时候要考虑用另外的方式来命名了，当时业界提出了两个办法，一个是接触栅间距，即两个晶体管栅极之间的最小距离。另外一个办法则是金属间距，测量两个水平互连之间的最小距离。

但这个度量法，都没有得到大家的一致认可，没有被真正采纳，于是芯片厂们，直接按照摩尔定律，第一代较上一代晶体管密度要提升一倍，一维长度大概就要缩减成上一代的0.7倍。

于是一张基于摩尔定律的、理想的制程节点表，就诞生出来了，第一代制程较上一代缩小0.7倍，从200nm，一直排到了1nm……

这也就有了台积电、三星们不断进步的工艺，但其实栅极长度，金属间距，或者接触栅间距，已经差不多在原地踏步很多年了，每次缩小都很小，远不及工艺进步快。

按照媒体之前的拆解，台积电10nm芯片的金属间距约为40nm，5nm芯片的金属间距约为30nm；3nm芯片约为22nm。

而IMEC更是预测2nm时约为21nm，然后1.4nm约为18nm，1nm时还有16nm。

图：IMEC工艺路线图

根据IMEC研究所发布的路线图，显示半导体工艺虽然会一直进步，会从当前的3nm，直到2nm、1nm，甚至更小工艺……

但其实金属间距缩放将在16nm至12nm左右结束,再也不会再缩小了，但晶圆厂们对外公布的工艺却在不断的缩小，甚至还有0.2nm出现。

所以严格的来讲，从2008年的40nm工艺开始，芯片厂商们的XX纳米工艺，其实就不能再相信了，已经不再与栅极长度、金属间距等对应了，只是一种数字营销游戏了，大家也不必太当真。