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又一内存技术获突破!内存容量全靠“堆”出来
2023-07-07 来源:贤集网
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关键词: DRAM SK海力士 芯片

来自东京工业大学的科研团队近日研发出可堆叠内存,其传输速度是 HBM2E 内存的 4 倍,功耗仅为五分之一。

科研团队将其命名为 BBCube,最大的亮点在于去除了传统内存的逐层焊接晶体布局。

科研团队在 2023 年 6 月举行的 VLSI IEEE Symposium 2023 大会上得到了同行论证,不仅提出了这一新概念,还详细描述了生产这种存储器的技术流程。



生产 HBM 内存的现有方法限制了其功能,堆叠中的每一层(DRAM 芯片)不能制造得比特定规格更薄,并且层之间的球接触(ball contacts)数量不能增加超过特定值,否则存在机械损坏和短路的风险。

科研团队提议在 DRAM 封装过程中去除球接触,可以让芯片变得更薄,降低每一层的机械应力,缩短 TSV 的过孔线。

研究团队负责人 Takayuki Ohba 教授表示:“BBCube 3D 有潜力实现每秒 1.6 TB 的吞吐量,比 DDR5 快 30 倍,比 HBM2E 快四倍。”


SK海力士已开发12层堆叠HBM3 DRAM

4月20日,SK海力士宣布,再次超越了现有最高性能DRAM(内存)——HBM3*的技术界限,全球首次实现垂直堆叠12个单品DRAM芯片,成功开发出最高容量24GB(Gigabyte,千兆字节)**的HBM3 DRAM新产品,并正在接受客户公司的性能验证。

SK海力士强调,“公司继去年6月全球首次量产HBM3 DRAM后,又成功开发出容量提升50%的24GB套装产品。最近随着人工智能聊天机器人(AI Chatbot)产业的发展,高端存储器需求也随之增长,公司将从今年下半年起将其推向市场,以满足市场需求。”

SK海力士表示,通过先进MR-MUF技术加强了工艺效率和产品性能的稳定性,又利用TSV技术将12个比现有芯片薄40%的单品DRAM芯片垂直堆叠,实现了与16GB产品相同的高度。

SK海力士于2013年在世界上首次开发的HBM DRAM是实现需要高性能计算的生成式AI所必要的存储器半导体产品,因此在受到业界的高度关注。

最新规格的HBM3 DRAM被评价为能够快速处理庞大数据的首选产品,从而大型科技公司的需求也在逐渐扩大。



公司已向数多全球客户公司提供了24GB HBM3 DRAM样品正在进行性能验证,据悉客户对此产品抱有极大的期待。

自从2.5D/3D封装、Chiplet、异构集成等技术出现以来,CPU、GPU和内存之间的界限就已经变得逐渐模糊。单个SoC究竟集成了哪些逻辑单元和存储单元,全凭借厂商自己的设计路线。这样的设计其实为单芯片的能效比带来了一轮新的攀升,但也极大地增加了开发难度。即便如此,还是有不少厂商在不遗余力地朝这个方向发展,最典型的莫过于AMD。


AMD的存储堆叠之路

要说玩堆叠存储,AMD确实是走得最靠前的一位,例如AMD如今在消费级和数据中心级别CPU上逐渐使用的3D V-Cache技术,就是直接将SRAM缓存堆叠至CPU上。将在今年正式落地的第四代EPYC服务器处理器,就采用了13个5nm/6nm Chiplet混用的方案,最高将L3缓存堆叠至了可怕的384MB。

在消费端,AMD的Ryzen 7 5800X3D同样也以惊人的姿态出世,以超大缓存带来了极大的游戏性能提升。即将正式发售的Ryzen 9 7950X3D也打出了128MB三级缓存的夸张参数,这些产品的出现可谓打破了过去CPU厂商拼时钟频率、拼核心数的僵局,让消费者真切地感受到了额外的体验提升。

GPU也不例外,虽然AMD如今的消费级GPU基本已经放弃了HBM堆叠方案,但是在AMD的数据中心GPU,例如Instinct MI250X,却依然靠着堆叠做到了128GB的HBM2e显存,做到了3276.8GB/s的峰值内存带宽。而下一代MI300,AMD则选择了转向APU方案,将CPU、GPU和HBM全部整合在一起,以新的架构冲击Exascale级的AI世代。

其实这也是AMD收购Xilinx最大的收获之一,早在十多年前Xilinx的3DIC技术也已经为多Die堆叠打下了基础。在收购Xilinx之际,AMD也提到这次交易会扩张AMD在die堆叠、封装、Chiplet和互联技术上的开发能力。在完成Xilinx的收购后,也可以看出AMD在架构上的创新有了很大的飞跃。

在近期的ISSCC 2023上,AMD CEO苏姿丰透露了他们的下一步野心,那就是直接将DRAM堆叠至CPU上。这里的堆叠并非硅中介层互联、存储单元垂直堆叠在一起的2.5D封装方案,也就是如今常见的HBM统一内存方案,AMD提出的是直接将计算单元与存储单元垂直堆叠在一起的3D混合键封装方案。


芯片堆叠前景

传统的芯片结构中,电路元件只能在一个平面上被集成,这限制了芯片容量的发展。于是,科学家们开始探索如何将不同功能层叠起来,以扩大芯片的容量和功能。这就引入了多层芯片结构的概念。



多层芯片结构的核心技术之一就是三维封装技术。通过将芯片的不同层分别加工制作,并使用极其精细的堆叠技术,使得多个层次的芯片得以紧密堆叠在一起。这种堆叠结构不仅节省了空间,还提高了芯片的集成度,进而提高了整体性能。例如,在3D-NAND闪存中,多层芯片结构被用于实现更大的存储容量,并且能够提供更高的数据传输速度。

另一个关键技术是通过嵌入式硅通孔(TSV)来连接不同层次的芯片。TSV采用纵向穿越结构,通过导线将不同层的芯片相互连接起来。这种连接方式不仅提供了更高的信号带宽,还减少了晶圆之间的电阻和电感,进而提高了芯片的整体性能。

多层芯片结构的优势显而易见。首先,它通过增加芯片层次和连接方式,实现了更高的芯片集成度和功能密度。其次,多层芯片的堆叠结构减小了芯片的体积,使得设备变得更加轻薄便携。此外,多层芯片还提供了更高的性能和效率,使得电子设备在处理速度和能耗方面取得了质的飞跃。

然而,随着多层芯片的崛起,也面临着一些挑战。其中之一就是热量的管理,因为在紧密堆叠的芯片中,热量散发变得更加困难。因此,科学家们正在不断寻找解决方案,以保持芯片在高性能工作时的稳定性和可靠性。



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