还有不到一个月，英特尔全新一代Meteor Lake系列处理器就要上市了。

作为酷睿品牌下极具里程碑意义的一代产品，这代处理器被英特尔官方寄予厚望，不仅采用了全新的命名规则（酷睿 Ultra），同时还用上了目前最先进的封装技术。

就在最近，英特尔正式对外展示了酷睿Ultra 1代处理器的部分技术细节，其中最大的亮点，莫过于处理器中集成的内存了。

在Foveros封装技术下，这款CPU成品集成了16GB的三星LPDDR5X-7500内存，可提供120GB/s的峰值带宽，甚至比目前顶尖的DDR5-5200与LPDDR5-6400还快。


塞进更多晶体管，全靠3D封装

把内存塞进CPU，这不是英特尔第一次尝试。在代号Sapphire Rapids-HBM的 Xeon Max处理器上，英特尔就集成了64GB的HBM2e内存。

这是一款面向高性能计算（HPC）和人工智能（AI）的高性能芯片，拥有56个基于Golden Cove架构的性能内核，在EMIB（Embedded Multi-die Interconnect Bridge，嵌入式多芯片互连桥接）封装技术的帮助下，这些性能内核一共构成了四个集群。

据英特尔称，Xeon Max配备的HBM内存足以满足最常见的HPC工作负载，并且与竞争对手的同类产品对比中，性能高出4.8倍。

简单来说，在CPU内部的低延迟上集成高速的HBM内存，本身就比DDR4、DDR5等内存快上不少，在服务器产品上优势会更大。

而最重要的是，集成了HBM内存的CPU，在价格上也更加优惠。

不过作为一项2.5D封装技术，EMIB技术虽然在散热、成本等方面具有优势，更适合高存力、高算力的芯片。对于制程工艺不断升级的消费级处理器来说，2.5D封装技术并不太适合。

因此除了EMIB封装技术外，英特尔还推出了3D封装技术Foveros，该技术通过使用硅通孔(TSV)，在有源转接板上集成不同类型的器件，搭配上更加灵活，同时提高了核心能力。

在2019年，英特尔首次在处理器平台Lakefield上尝试了Foveros封装技术，在指甲盖大小的芯片内塞进了1颗大核（Sunny Cove架构）和4颗小核（Tremont架构）共计5个核心，以及LPDDR4内存、L2和L3缓存和Gen11 GPU单元，组成了类似手机处理器的SoC系统。

从这里就可以出来，在3D封装技术下，整个处理器在嵌入更多模块的前提下，实现了大幅瘦身。

对于长期以来被吐槽“挤牙膏”的酷睿芯片来说，仅凭制程工艺的提升，显然跟不上消费者的需求，因此将先进封装技术用在新一代芯片上非常好理解。

不过从目前网上透露的数据来看，酷睿14代桌面处理器仍然只是13代处理器的频率提升版本，因此集成了LPDDR5X内存的Ultra 1代处理器可能并不会这么快就面向消费级市场。


3D封装成大势所趋，技术挑战不容小觑

随着芯片微缩愈加困难，而市场对芯片高性能的追逐不减，业界开始探索在封装领域寻求突破，所以这几年，诸如2.5D/3D的先进IC封装技术已经成为代工厂、封测厂、IDM、芯片设计厂商以及EDA厂商都竞相关注的一环。

但由于成本的原因，高级封装主要用于高端、面向利基市场的应用，如HPC等。3D封装技术在HPC等主要的产业推动下迎来快速发展。据Yole 2022Q1发布的先进封装市场分析报告，先进封装市场的整体收入预计将以10.11%的年复合增长率增长，从2021年的321亿美元增长到2027年的572亿美元。而封装的各个细分类别中，尤以2.5D/3D封装市场的年复合增长率最大，从2021年的67亿美元增加到2027年的147亿美元，高达14.34%。

不仅仅是芯片制造过程的最后一步，封装正在成为芯片创新的催化剂。3D封装技术允许将不同的芯片如CPU、加速器、内存、IO、电源管理等像乐高积木一样拼凑起来，其主要优势是能实现更好的互连能效，减少访问延迟。例如3D封装技术允许在计算核心附近放置更多的内存，因此可以减少总的布线长度，提高内存访问带宽，改善延迟，提升CPU性能，也因此大大提高了产品级性能、功耗和面积，同时实现对系统架构的全面、重新思考。

如今，3D封装已成为行业顶尖的芯片企业如英特尔、AMD、NVIDIA、苹果等致胜的关键技术之一。虽然以3D IC为代表的异构封装已经成为未来的重点发展方向，但落实新技术要面对不少棘手的问题。相比传统的封装技术，2.5D/3D IC异构封装不仅仅是封装厂技术的革新，更为原有的设计流程、设计工具、仿真工具等带来挑战。

首先，在进行2.5D/3D堆叠之后由于集成度的大幅度提升，发热量变得更为集中，散热是一大问题；其次，在芯片、中介层、基板膨胀、冷缩的过程中，需要保障机械应力的可靠性；再者, 芯片之间的高频信号，需要满足时序、信号完整性要求等问题；最后，芯片堆叠完成后，还需要测试上层芯片是否能正常工作，接线是否良好，堆叠过程中没有被损坏等等。这些都是3D封装需要面对的难题和挑战。


3D封装是全产业链共同配合的大业

因此，在这样的背景下，3D封装就需要供应链多个环节的支持，包括代工厂、封装厂、EDA厂商、材料厂商等等。

在3D封装方面，台积电、三星和英特尔这样的晶圆代工厂是中流砥柱。台积电的“3D Fabric”、英特尔的“Foveros”以及三星的“X-cube”是三大代表的3D封装技术品牌。根据市场研究公司 Yole Development 的数据，在2022年先进封装的投资排名中，英特尔和台积电分别占2022年全球先进封装投资的32%和27%，三星电子排名第四（第三是日月光）。

熟悉台积电的都知道，台积电将其SoIC(系统整合芯片)、InFO(整合型扇出封装技术)、CoWoS(基板上晶圆上芯片封装) 等2.5D和3D先进封装与芯片堆栈技术整合成为了“3D Fabric”品牌。据台积电2022Q2财报说明会，目前台积电为HPC应用开发的3DIC、SoIC技术已经大部分开始被客户采用，台积电还在日本成立了3DIC中心，并于今年6月份举行了开幕仪式。

英特尔已将Foveros 3D封装技术用于其Ponte Vecchio和Rialto Bridge GPU 以及 Agilex FPGA中，英特尔表示，采用 3D Foveros 封装生产的芯片与标准单片（单芯片）芯片设计相比，在某些情况下具有极强的价格竞争力。英特尔于2021年5月宣布将斥资35亿美元用于新墨西哥Foveros晶圆厂。

三星在3D封装方面的核心竞争力来自于TSV和 PoP技术。2022年6月，三星成立半导体封装工作组，显示了三星对包括3D封装在内的先进封装的看重。

除了代工厂，传统的封装厂商也在积极向3D封装技术过渡。封测龙头日月光是较具实力的一员。2022年6月封测龙头日月光推出VIPack 3D先进封装平台，它是由六大核心封装技术组成，包括日月光基于高密度RDL 的Fan Out Package-on-Package (FOPoP)、Fan Out Chip-on-Substrate (FOCoS)、Fan Out Chip-on-Substrate-Bridge (FOCoS-Bridge) 和Fan Out System-in-Package (FOSiP)，以及基于硅通孔(TSV) 的2.5D/3D IC 和Co-Packaged Optics。其他封测厂如安靠、长电科技、通富微电等也在3D封装领域蓄力。

此外，要制造3D芯片，需要在制造设备和原材料领域出现新的技术创新。关键的重要材料之一是用于多枚芯片连接的ABF载板。ABF载板是IC载板中的一种，ABF载板可做线路较细、适合高脚数高讯息传输的IC，具有较高的运算性能，主要用于CPU、GPU、FPGA、ASIC等高运算性能芯片。近几年如Chiplet等技术的发展进步，对ABF载板的需求加大，另外也存在如何提高连接速度、改善散热性和成本削减等课题。目前包括欣兴、景硕、南电、Ibiden、Shinko、AT&S等主要ABF载板供应商都进行了一定的扩产。

IC载板是一种介于IC半导体及PCB之间的产品，作为芯片与电路板之间连接的桥梁，可以保护电路完整，同时建立有效的散热途径。

但是3D IC封装所面临的难题，有时候单靠制造端是解决不了的，需要在芯片设计的一开始就提前规划。3D IC封装将不仅仅是“封装”一个环节的事情，其更多体现在芯片和封装的协同配合。

3D IC封装最根本的挑战来自于应用工具数据库的转变。芯片通用的GDS格式与PCB使用的Gerber格式有着根本上的差别，需要重新整合解决方案，以满足先进封装要求。此外，规模增长带来的复杂性也是需要重点关注的问题。在做多晶粒(multi-die)时，面对日益庞大的系统，需要考虑能否承担并验证。还有一个值得注意的就是设计规划，将多个芯片怎样连接起来，用哪些工具去规划，哪个文档是正式“黄金参考”版本，都是需要事先确立的。只有确立了规划，才能够进行后续的设计、验证。此时就凸显出EDA工具的重要性。

而这些正是西门子EDA这样的EDA厂商的价值所在，西门子EDA有一套成熟的端到端的EDA解决方案，结合其Xpedition, HyperLynx和Calibre技术，实现了快速有效的设计至GDS 签核。例如，在芯片仿真验证阶段，结合西门子HyperLynx和Calibre系列工具，可以处理die、package和PCB仿真的协同问题，而不再是专注于单一设计领域；在芯片封装设计布局阶段，西门子Xpedition Package Designer提供高效能的先进封装技术支持，以及智能布局功能，能提升封装设计布局效率并缩短布局时间；在测试阶段西门子EDA Tessent 工具平台基于工业分析，为3D IC提供集成并且流畅的EDA解决方案，通过灵活而完备的测试组合，实现提高测试覆盖率、降低测试成本、追踪良率问题的目标。

与此同时，EDA厂商与代工厂和封装厂的协同合作也愈发重要。在这方面，西门子EDA已与台积电、三星以及日月光等积极展开合作，为他们提供生态上的支持。


先进封装为封测市场带来核心增量

天风证券潘暕在4月7日的研报中表示，后摩尔时代，芯片性能提升难度增加，产生较大算力缺口，Chiplet通过同构扩展提升晶体管数量或异构集成大算力芯片两大方案助力算力成倍&指数级提升，满足ChatGPT大数据+大模型+大算力需求。先进封装技术是Chiplet实施的基础和前提，将成为封测行业未来主要增量。

据Frost & Sullivan数据预测，中国大陆封测市场2021-2025E CAGR 约为7.5%，2025年市场规模将达到3552亿元，占全球封测市场约为75.6%。其中，中国大陆先进封装市场增长迅速，2021-2025E CAGR约为29.9%，预计2025年中国先进封装市场规模为1137亿元，占比中国大陆封装市场约为32.0%。

先进封装主要包括扇出晶圆级封装（FO）、晶圆片级芯片规模封装（WLCSP）、2.5D/3D封装和系统级封装（SiP）等，可以在增强芯片性能效用的同时降低成本、保证良率，是后摩尔时代芯片发展的核心技术之一。在Chiplet的系统级架构设计下，通过2.5D/3D堆叠等先进封装技术，使用10nm工艺制造出来的芯片可以达到7nm芯片的集成度，同时研发投入和一次性生产投入则比7nm芯片的投入要少的多。

浙商证券蒋高振在2月3日的研报中表示，现阶段，我国尚未突破先进制程的瓶颈，通过Chiplet技术，可以尝试通过成熟制程结合Chiplet技术，实现部分先进制程下的性能，为国内芯片制造业提供弯道超车机会。

在测试领域，东莞证券刘梦麟在3月28日的研报中表示，相比SoC封装，Chiplet方案涉及大量裸芯片，封测过程需要将每一个单独的Chiplet die进行CP测试，否则任意一die失效都会使整个封装失效，提高成本代价。Chiplet测试量的增加将充分带动芯片测试需求量增长。