在近日举办的IEEE国际电子元件会议（IEDM）上，台积电分享了一个包含1万亿晶体管的芯片封装路线。据悉，这或成为行业2030年以后发展的一个主流趋势。

按照上图所示，台积电2023年正在推进3nm级别的N3系列工艺，下一步就是在2025-2027年间铺开2nm级别的N2系列工艺N2、N2P等，将在单颗芯片内集成超过1000亿个晶体管，单个封装内则能做到超过5000亿个。后续便是2027年的1.4nm级A14以及2030年完成的1nm级A10制造工艺。

据悉1nm A10工艺节点将在单颗芯片内集成超过2000亿个晶体管，单个封装内则超过1万亿个，相比N2工艺翻一倍。值得注意的是，Intel此前也表示，2030年要做到单个封装1万亿个晶体管。

业界情况看，目前最复杂的单芯片是NVIDIA GH100，晶体管达800亿个。多芯片封装方面处于领先地位的是各种GPU计算芯片，Intel Ponte Vecchio GPU Max超过1000亿个晶体管，AMD Instinct MI300A、MI300X分别有1460亿个、1530亿个晶体管。

一直以来，摩尔定律的进步始终驱动着半导体行业的发展，但近年来，受限于材料本身的物理特性，制造设备和工艺、架构的瓶颈，摩尔定律的适用性不断受到质疑。当代在人工智能、大数据、新能源汽车等需求推动下，市场对于高性能芯片需求更为迫切。台积电表示，将能够在未来五到六年内在性能、功耗和晶体管密度方面提升其生产节点，会陆续推出2nm、1.4nm和1nm节点。

据台积电称，这种趋势将持续下去，几年后，我们将看到由超过1万亿个晶体管组成的多芯片解决方案。但与此同时，单片芯片将继续变得复杂，根据台积电在IEDM上的演讲，我们将看到拥有多达2000亿个晶体管的单片处理器。台积电及其客户必须同步开发逻辑技术和封装技术，前者为后者提供密度改进，这就是台积电将生产节点的演变和封装技术都包含在同一张幻灯片上的原因。


行业巨头布局多芯片集成

目前最大规模的单体芯片是苹果的M3 Max，这颗芯片中的晶体管数量达到920亿个，采用最先进的台积电3nm工艺制造。而在上一个工艺节点上（台积电4nm），最大的单体芯片是NVIDIA的H100 GPU，其核心集成有800亿个晶体管，芯片面积为814平方毫米。

至于多芯片集成方案，多见于AMD和英特尔的数据中心加速卡上，比如AMD今年推出的Instinct MI300X AI加速卡，借助台积电SoIC 3D片间堆叠和CoWoS先进封装技术，其内部集成了12个5/6nm工艺的小芯片（HMB和I/O为6nm），晶体管数量达到惊人的1530亿个。而英特尔的Ponte Vecchio集成了47个FPGA和HPC加速器芯片，整套芯片包含了惊人的 1000 亿个晶体管。

在面向普通用户的产品中，AMD比Intel更早采用了多芯片封装技术。早在2017年发布的EPYC服务器处理器中，AMD就使用了多芯片模组(MCM)方案，在同一个处理器封装内集成了多个芯片级别的组件。在2019年，该技术应用于Ryzen系列消费级处理器中，采用Zen2架构的AMD Ryzen 3000系列，首次使用晶片分离设计，其核心部分使用成本较高的台积电7nm，IO部分使用12nm，最后将核心和IO两个部分集成在同一块基板上。

随后，AMD持续优化了Chiplet架构，使AMD在性能和性价比上都占据明显优势，获得了巨大商业成功。

相比之下，Intel直到2024年底发布的酷睿Ultra处理器中，才在消费级产品上使用了多芯片集成封装技术，虽然比AMD的Ryzen系列稍晚，但这标志着x86芯片制造商全面进入多芯片时代。

酷睿Ultra具有Compute Tile、Graphics Tile、SoC Tile和I/O Tile四个小芯片，通过英特尔Foveros 3D封装技术连接到一起，在核心架构上实现了异构整合。

据Intel介绍，Foveros 3D封装技术的核心是通过微触点（Microbump）在逻辑芯片基板上垂直堆叠多个裸露芯片，并用TSV（通孔）实现芯片间的信号垂直互联。这种垂直3D封装方式可以实现异构芯片的混合封装和匹配，其空间效率和性能密度都很高，大大提升了芯片设计的灵活性。

毫无疑问，多芯片集成封装技术已经成为现在乃至未来五年芯片发展的重要技术，同时也让我们对过去封装技术的演进产生了兴趣。


ASML称能保障1nm工艺实现

大家都知道，高端芯片的生产离不开先进的光刻机。而1nm芯片要实现真正量产不仅还需要很长时间，而且还将依赖关键设备，即下一代EUV光刻机。

据悉，下一代EUV光刻机必须要升级下一代的高NA(数值孔径)标准，从现在的0.33 NA提升到0.55 NA，更高的NA意味着更分辨率更高，是3nm之后的工艺必备的条件。

不过，对于下一代EUV光刻机的供应，全球光刻机巨头ASML持乐观态度。按照ASML的计划，下一代EUV光刻机的试验型号最快2023年就开始出货，2025年后达到正式量产能力，不过价格也不菲，售价将达到4亿美元以上。

今年5月，ASML也曾发表文章称，现有技术可以实现 1nm 工艺，摩尔定律可继续生效十年甚至更长时间。

根据摩尔定律，每隔 18-24个月，封装在微芯片上的晶体管数量便会增加一倍，芯片的性能也会随之翻一番。不过，增加芯片面积、缩小元件尺寸以及优化器件电路设计是实现晶体管数量翻倍的三个重要因素。

对此，ASML表示，在过去的15年里，很多创新方法使摩尔定律依然生效且状况良好。从整个行业的发展路线来看，它们将在未来十年甚至更长时间内让摩尔定律继续保持这种势头。

同时，ASML也指出，在元件方面，目前的技术创新足够将芯片的制程推进至至少1纳米节点，其中包括gate-all-around FETs，nanosheet FETs，forksheet FETs，以及 complementary FETs等诸多前瞻技术。此外，光刻系统分辨率的改进(预计每 6 年左右缩小 2 倍)和边缘放置误差(EPE)对精度的衡量也将进一步推动芯片尺寸缩小的实现。

ASML还表示，其EPE路线图是全方位光刻技术的关键，将通过不断改建光刻系统和发展应用产品(包括量测和检测系统)来实现。

从ASML的表态来看，芯片缩微化仍然有技术发展空间，至少在光刻机设备上将有很好保障，加上通过不断挖掘新工艺、新技术，探索新方向，1纳米芯片工艺未必不可能。