综合韩媒 The Elec 和 ETNews 报道，三星电子先进封装团队高管 Dae Woo Kim 在 2024 年度韩国微电子与封装学会年会上表示近日完成了采用 16 层混合键合 HBM 内存技术验证。

Dae Woo Kim 表示，三星电子成功制造了基于混合键合技术的 16 层堆叠 HBM3 内存，该内存样品工作正常，未来 16 层堆叠混合键合技术将用于 HBM4 内存量产。

相较现有键合工艺，混合键合无需在 DRAM 内存层间添加凸块，而是将上下两层直接铜对铜连接，可显著提高信号传输速率，更适应 AI 计算对高带宽的需求。

混合键合还可降低 DRAM 层间距，进而减少 HMB 模块整体高度，但也面临成熟度不足，应用成本昂贵的问题。

三星电子在 HBM4 内存键合技术方面采用两条腿走路的策略，同步开发混合键合和传统的 TC-NCF 工艺。HBM4 的模块高度限制将放宽到 775 微米，有利于继续使用 TC-NCF。

三星正努力降低 TC-NCF 工艺的晶圆间隙，目标在 HBM4 中将这一高度缩减至 7.0 微米以内。


3D封装的竞备赛，正式开打

第一波芯片正在使用一种称为混合键合的技术冲击市场，为基于3D的芯片产品和先进封装的新竞争时代奠定了基础。

AMD是第一家推出使用铜混合键合芯片的供应商，这是一种先进的芯片堆叠技术，可实现下一代类似3D的设备和封装。混合键合堆叠和连接芯片使用微型铜到铜互连，提供比现有芯片堆叠互连方案更高的密度和带宽。

AMD正在使用TSMC的混合键合技术，TSMC也更新了其在该领域的路线图。英特尔(Intel)、三星(Samsung)和其他公司也在开发混合键合技术。除了AMD，其他芯片客户也在关注这项技术。

Needham分析师Charles Shi表示:“台积电表示，其所有高性能计算客户都可能采用其技术。”“在移动应用中，混合键合也在每个人的路线图上，或者至少在每个人的雷达上。”

在半导体晶圆厂进行的一种相对较新的工艺，铜混合键合是一种先进的芯片堆叠技术，有望为芯片客户提供一些竞争优势。可以肯定的是，芯片堆叠并不是什么新技术，多年来一直在设计中使用。新的是混合键合可以实现近单片3D设计。

其实大多数芯片不需要混合键合。对于封装而言，混合键合主要用于高端设计，因为它是一项涉及多项制造挑战的昂贵技术。但它为芯片制造商提供了一些新的选择，为下一代3D设计、存储立方体或3D DRAM以及更先进的封装铺平了道路。

有几种方法可以开发这些类型的产品，包括Chiplet模型。对于芯粒，芯片制造商可能在库中有一个模块化芯片菜单。然后，客户可以混合和匹配这些芯片，并将它们集成到现有的封装类型或新架构中。在这种方法的一个例子中，AMD堆叠了两个内部开发的芯粒——一个处理器和一个SRAM 芯片，形成了一个 3D封装，在顶部结合了一个高性能 MPU 和高速缓存，并使用混合键合连接各个die。

还有其他实现chiplet的方法。传统上，为了改进设计，供应商会开发一个片上系统(SoC)，并在每一代设备上集成更多的功能。这种芯片缩放方法变得越来越困难和昂贵。虽然它仍是新设计的一种选择，但Chiplet正逐渐成为开发复杂芯片的一种选择。

使用芯粒，大型SoC被分解成更小的dies或IP块，并重新聚合成一个全新的设计。从理论上讲，芯粒方法以更低的成本加快了上市时间。混合键合是实现该技术的众多要素之一。

混合键合：新时代名片

说到混合键合最典型的应用，毫无疑问就是长江存储的Xtacking®了。通过不同的工艺，先后制作Memory晶圆和CMOS晶圆，在后道制程中构建两者的触点。通过混合键合，这些触点被链接导通，Memory和CMOS就在垂直方向实现了互联。

按照Frauebhofer研究所的说法，混合键合的优势有三：

更短的互联距离：不仅不需要用引线互相联通，也无需用TSV穿过整个CMOS层，仅仅通过连接后道的铜触点就可以实现互联

更高的互联密度：铜触点的面积非常小，相比直径百微米的锡球和TSV，混合键合工艺中的铜触点的pitch size甚至都不足10微米，无疑可以实现更高的互联密度

更低的成本：毫无疑问，针对每颗DIE单独进行互联需要更多的时间，通过晶圆键合可以实现大面积高密度的互联，对产能的提升的贡献是飞跃性的！自然，生产成本也可以得以降低

最新的研究中，甚至有将micro LED在小尺寸晶圆上制作完成后，分切成独立的DIE重新粘接到一张12寸晶圆上与CMOS 12寸晶圆进行混合键合互联的做法，可见其工艺兼容性是非常优秀的。这也是混合键合的另一大优势，不同技术节点的CMOS也可以通过铜触点进行互联，工艺选择的灵活性也获得了飞跃性的提升！

当然，混合键合并非完美无缺，比如无法从最初阶段就知道失效DIE，只有在完成集成，减薄和划片以及通过测试后才能分辨，因此会使成品DIE的良率受到较大影响。其次，键合界面需要超高的平整度，晶圆的内部应力也需要管控以减小晶圆翘曲，这些都对后道工艺控制提出了苛刻的要求。相比传统封装技术，混合键合所需的ISO3以上的洁净等级相比传统封测厂的ISO5的洁净度要求高了许多，对厂务和环境的管控都提出了很高的要求。

工艺的实现需要依托材料和设备的支持，虽然是后道工艺，但是这其中的玩家却是少之又少，其中来自德国的苏斯(Karl Suss)和奥地利的EVG(EV Group)独占鳌头，日本的佳能和三菱虽然也有特别门类的键合设备，但无论是市占率还是技术水平都无法与这两位顶级玩家相提并论。国内目前唯一系统性介绍晶圆键合的资料是《晶圆键合手册》，苏斯和EVG的设备在其中出镜率相当之高，被反复提及，其知名度和领先地位不言而喻。

苏斯和EVG的产品线重合度较高，双方几乎同时涵盖了所有类型的键合工艺，除了键合机外，还包括用于晶圆对准的对准机和双面光刻机，以及检测键合精度的量测机台也都有涉足，但实则各有千秋。在国内键合机市场，相较于EVG，苏斯在高校和研究院所的口碑和市占率更好，但工业应用中EVG则更胜一筹。特别是国内的先进BSI产线，EVG的全自动熔融键合机GeminiFB几乎达到了100%的市场份额！

目前国产的键合机依旧以低端为主，上海S公司研制生产的键合机虽然渗透了胶键合和金属键合的市场，但是尚未进入熔融键合的主阵地。而另一家主攻键合机的国内企业是H公司，同S公司一样，H公司是一家以光刻子系统为人所知的企业，其200nm的对准精度尚无法同EVG上一代产品比肩，但也是本土企业的一大突破！此外，还有数家半导体设备制造公司正在开发新的键合设备，毕竟到去年位为止，CIS行业的增长已经持续了10年，市场空间相当广阔！尽管2022年CIS市场迎来了10年来首次下跌，但是随着安防和智慧城市的需求不断增加，CIS的市场足够庞大，也容得下苏斯和EVG之外的玩家。


HBM核心设备材料，替代进行时

Hybrid Bonding 混合键合

海力士正在加速开发新工艺“混合键合” ，截止目前， HBM的DRAM芯片之间通过“微凸块”材料进行连接，通过 混合键合，芯片可以在没有凸块的情况下连接，从而显著 减小芯片的厚度； 当间距小到20um以内，热压键合过程中细微倾斜使得钎料 变形挤出而发生桥连短路，难以进一步缩减互联间距；HBM芯片标准厚度为720um，预计2026年左右量产的第六代 HBM4需要纵向垂直堆叠16层DRAM芯片，当前的封装技术很 难让客户满意，所以混合键合的应用被认为是必然的趋势；2023年海力士用于第三代HBM产品（HBM2e）测试混合键合 技术，规格低于HBM4产品； 同时海力士拟计划将新一代的HBM与逻辑芯片堆叠在一起， 取消硅中介层。

与台积电传统的微凸点3D TSV集成对比，无凸点SoIC集成的12层存储器在垂直方向上的尺寸下降高达64%，带宽密度增加28%，能源消耗下降19%； 无凸点3D集成技术可实现超高密度的芯片垂直互连，继续推动芯片向高性能、微型化和低功耗方向发展。


混合键合对比分析（W2Wvs D2W）

W2W键合是相对成熟的工艺，也不是特别昂贵，目前，W2W键合可以实现50nm以下的对准精度，W2W存在的主要问题是无法选择已经良好的芯片（KGD）进行封装，会导致将有缺陷的芯片贴合至优质芯片，从而导致优质芯片的损失，所以W2W一般应用于良率非常高的晶圆； D2W方式可以应用良率相对较差但仍然具备商业价值的产品，D2W在键合方面更具挑战性，因为每个晶圆都需要更多的键合步骤，会引入颗粒污染； 根据Semianalysis参考数据看（并非实际成本数据），小芯片D2W更贵，随着芯片面积的增加，W2W不具备价格优势。


混合键合层工艺

混合键合层带有细间距铜通孔图案的介电薄膜，不论是D2W还是 W2W，通过BEOL金属化处理的两片晶圆均需要经历键合电介质CVD； 阻挡层沉积、铜填充、电介质的平坦化（带有轻微的铜凹进）； 电介质有四种可选材料：二氧化硅SiO2、碳氮化硅SiCN、氮氧化 硅SiON，其中，SiCN由于优异的铜扩散阻挡性能而成为主要选择， AMAT和Lam、KLA是PECVD系统供应商；国内拓荆科技是PECVD的领 先企业； 混合键合层工艺包括电介质PECVD、铜ECD（铜电化学沉积）、 CMP、等离子体激活、键合、分割等。

影响键合质量的因素：1）晶圆表面的洁净度和粗糙度；2）表面的活化；3）退火处理的条件；4）铜衬垫的凹陷和凸起工艺。引入等离子体预处理步骤和亲水性的键合技术，能在低退火温度下提升键合粘附性。


减薄与CMP集成化趋势

晶圆减薄能去除晶圆背面多余的基体材料，进而减小芯片封 装体积、提高芯片散热效率和电气性能，是实现3D集成电路 制造的关键技术之一，例如3D IC中晶圆的键合工艺，减薄是 必要的工序； 晶圆在被磨削减薄后需要再经过CMP处理，从而获得表面光滑 平整的晶圆。但是当晶圆被减薄到150um以下时，传输搬运成 为较大风险，尤其是300mm大尺寸规格晶圆物理特性更脆弱。 磨削和CMP设备的集成可以减少晶圆的搬运次数，先进封装中 减薄设备正在向集成化、一体化的方向发展； 此前国内先进封装减薄设备基本被国外垄断，日本迪斯科和 日本东京精密。2021年9月，华海清科研发的首台12英寸超精 密晶圆减薄机Versatile-GP 300正式出机，集精密硅片背面 磨削减薄、化学机械抛光、硅片清晰功能于一体的专用硅片 减薄设备，可满足集成电路先进制程中的超精密晶圆减薄工 艺需求。