在摩尔定律事实上失效了以后，过往在单芯片上通过改善工艺制程来推高芯片性能的方式逐渐成为了过去式。取而代之的是各种先进封装技术，用各种“拼接”的方式去推高芯片的性能。

对芯片性能需求的不断攀升也推动了先进封装技术的持续升级，也让大家对先进封装发展路线有了更多思考：例如TCB(Thermocompression bonding)和混合键合（hybrid bonding）会如何发展？


什么是混合键合？

所谓混合键合，是指在一个键合步骤中同时键合电介质（dielectric）和金属键合焊盘（metal bond pads）。具体而言，混合键合有两种类型：一种是晶圆到晶圆（wafer-to-wafer：W2W）键合，这种方式更加成熟，但限制了相同芯片尺寸的组合；另一种是芯片到晶圆（die-to-wafer：D2W）键合，它涉及更多的工艺步骤以及将芯片单独放置在载体晶圆或玻璃上（集体芯片到晶圆方法）。

在这两种情况下，通过 BEOL 金属化处理的两片晶圆都会经历键合电介质的 CVD、阻挡层的镶嵌沉积，然后铜填充、电介质的平坦化（带有轻微的铜凹进）、等离子体激活以准备键合、对准、室温键合，并退火以形成铜焊盘的电连接。然后将硅晶圆背面研磨至最终厚度（通常<100nm），之后切割，然后进行最终组装和封装。

与微凸块（microbumps）相比，过渡到混合键合的原因相当简单。那就是3D 内存堆栈和异构集成（超越摩尔时代的两个参与者）需要极高的互连密度，如上所述，混合键合可以满足这一需求；与本身支持高密度互连方案的微凸块相比，混合键合可提供更小尺寸的 I/O 端子和减小间距的互连。每个芯片之间的间隔距离取决于微凸块的高度，但在混合键合中该距离几乎为零。

因此，混合键合互连方案可以显著降低整体封装厚度，在多芯片堆叠封装中甚至可能高达数百微米。为此，自十多年前在 CMOS 图像传感器中首次亮相，混合键合逐渐走向了3D NAND，甚至连DRAM和HBM，也对混合键合产生了兴趣。

有TCB支持者坦言，在凸块间距达到 25 微米后，还会继续使用已安装的 TCB 工具。Hybrid Bonding只有在很高端应用才会用到。

“Hybrid Bonding是针对微纳米这种高端工艺的，这种技术不是每一种产品可以应用，因为它的价格和成本都很高，所以我觉得几种高端产品会有这种应用，大部分的芯片还是会用到传统的方法。”研究人员指出，和TCB是一个后段制程不一样，混合键合某种程度上是一个前道工艺，所以这带来的挑战也是显而易见的。


关键工艺条件

与以前的基于凸块的互连相比，引入了一系列全新的技术和工艺挑战。为了实现高质量的键合，对表面光滑度、清洁度和粘合对准精度有非常严格的要求。我们将首先描述其中一些挑战，因为流程是围绕缓解这些挑战而设计的。记住这些将帮助您更好地理解为什么流程是这样的，以及不同方法的优缺点。

颗粒和清洁度

在任何有关混合键合的讨论中，都会提到颗粒（Particles）。这是因为颗粒是混合键合中良率的敌人。由于混合键合涉及将两个非常光滑且平坦的表面齐平地键合在一起，因此键合界面对任何颗粒的存在都非常敏感。

高度仅为 1 微米的颗粒会导致直径为 10 毫米的粘合空隙，从而导致键合缺陷。对于基于凸块的互连，器件和基板之间始终存在间隙，因为使用了底部填充或非导电薄膜，因此可以容纳一些颗粒。

保持清洁至关重要，而且非常具有挑战性。颗粒来自晶圆切割、研磨和抛光等许多步骤。任何类型的摩擦都会产生颗粒，这是一个问题，特别是因为混合键合涉及机械拾取芯片并将其放置在其他芯片的顶部。工具中存在大量来自芯片键合头和芯片翻转器的运动。颗粒是不可避免的，但有几种技术可以减轻对良率的影响。

当然，定期进行晶圆清洗以去除污染物。然而，清洁是不完美的，并且不能一次性去除 100% 的污染物，因此最好首先避免污染物。混合键合所需的洁净室比其他形式的先进封装所需的洁净室要先进得多。

因此，混合键合一般需要1级/ISO 3级或更好的洁净室和设备。例如，台积电和英特尔正在一路迈向 ISO 2 或 ISO 1 级别。这是混合键合被视为“前端”工艺的一个主要原因，即它发生在类似于晶圆厂的环境中，而不是传统封装厂商 (OSAT) 的环境中。鉴于清洁度要求的升级，OSAT 很难追求混合键合。如果大多数 OSAT 想要参与混合键合，则需要建造更新、更先进的洁净室，而台积电和英特尔等公司可以使用较旧的晶圆厂或按照与现有晶圆厂类似的标准进行建设。

混合键合的工艺流程还涉及许多传统上仅由晶圆厂专用的工具。ASE 和 Amkor 等外包组装和测试公司 (OSAT) 在化学气相沉积 (CVD)、蚀刻、物理气相沉积 (PVD)、电化学沉积 (ECD)、化学机械平坦化 (CMP) 和表面处理方面经验相对较少准备/激活。

清洁度要求和工具增加相结合导致成本大幅增加。与其他形式的封装相比，混合粘合工艺并不便宜。


光滑度

混合键合层的表面光滑度也极其关键。HB 界面同样对任何类型的形貌都敏感，这会产生空洞和无效的键合。一般认为电介质的表面粗糙度阈值是 0.5nm，铜焊盘的表面粗糙度阈值是 1nm。为了达到这种平滑度，需要执行化学机械平坦化 (CMP)，这对于混合键合来说是非常关键的工艺。

抛光后，需要在整个流动过程中始终保持这种光滑度。避免任何可能损坏该表面的步骤，例如严厉的清洁。即使是用于晶圆分类的探测也需要进行调整，以免表面受到损坏。


半导体巨头都已布局

除了CIS领域，高端CPU产品是另一个采混合键合的大宗领域，这无疑是台积电的主场。

第一个采用这项先进封装连接技术的CPU是AMD于COMPUTEX 2021发布的3D V-Cache，就是台积电SoIC解决方案Cu/Oxide Hybrid Bonding高密度封装，将缓存内存（SRAM）堆栈于运算单元CCX （CPU Complex）上，让CPU获更多L3缓存内存容量。

AMD公开数据，相较微凸块（Microbumps），3D V-Cache混合键合加上TSV，让芯片接点密度提升15倍，互联能效超过三倍。

AMD案例也显示台积电凭SoIC解决方案混合键合关键，为芯片I/O提供键合间距的可扩展性，进而实现高密度芯片连接。

当芯片连接间距低于10µm，混合键合就能发挥优势，也能将同质和异质小芯片集成到单个类似SoC的芯片，完成芯片更小与更轻薄的目标，集成至先进CoWoS和InFO解决方案。

同样早早布局先进封装的英特尔也在2020年的Architecture Day发布先进封装采混合键合，计划用于3D封装Foveros Direct，当时宣布同年试产混合键合芯片。

英特尔有望今年逻辑芯片与互联器先采用混合键合。英特尔白皮书说Foveros Direct采晶粒对芯片混合键合，间距预估9µm，第二代产品缩小至3µm。

HBM将是混合键合下个里程碑

当然，除了已用混合键合推出商用产品的CIS和CPU，还有一个领域也积极开发混合键合新时代产品，就是需多层堆栈的HBM产品。

同样因AI芯片备受业界关注的HBM，正是通过堆栈DRAM层数提高数据处理速度，通过TSV加上填充物连接数层DRAM层。同样以堆积木概念想HBM，相较传统须通过钢骨（TSV）稳固多层积木，混合键合就像胶水，能将每块芯片以间距最小方式连在一起。

据目前在HBM市场占有率最高的SK海力士公布的消息，HBM芯片标准厚度为720微米（µm），SK海力士预估2026年量产第六代HBM（HBM4）需要垂直堆栈16个DRAM，对目前封装技术是大挑战。而SK海力士在2023年即已打算将混合键合技术应用至HBM4产品。

SK海力士的先进封装发展中，同样包含混合键合，它的16层DRAM HBM4产品也可能采用此技术。

而目前在HBM市场落后于SK海力士的三星，也在先前提出考虑在其HBM4的产品中，采用混合键合技术。尔后有业界消息传出，三星已完成采用16层混合键合HBM内存技术验证，采用混合键合技术的16层堆栈HBM3内存样品运行正常，意味着其HBM4内存量产将可能采用混合键合技术。

另一方面，三星在芯片代工领域的竞争对手台积电与英特尔都早已有混合键合技术商品化实例的同时，三星先进封装解决方案中的混合键合技术消息却相对有限。根据三星在SAFE论坛中公布的消息，其3D堆栈封装技术X-Cube也将采用混合键合技术，芯片连接间距能达到4µm，预计推出时间是2026年。