HBM俨然成为了当前存储行业竞争中最为鲜美的一块蛋糕。近日，台积电宣布结合N12FFC+和N5制程技术，生产用于HBM4的基础裸片，为HBM 4做好扩产准备，并且CoWoS先进封装产能多次扩产，只为满足行业高涨的HBM需求。三大存储原厂也动态不断，此前SK海力士、三星、美光均表示近两年HBM产能已售罄，近期，三星和SK海力士两家表示为了满足需求，他们将超过20%的DRAM产线转换为HBM产线。随着HBM3E和HBM4的持续推进，带动行业生态发生变革，三大存储原厂与台积电比以往更加紧密的联系在一起。
优异性能把持下，HBM势不可挡
业界有把HBM归入先进封装行列的，但更多是把HBM纳入新型存储器中。HBM其全称High Bandwidth Memory，根本而言，是指基于2.5/3D先进封装技术，把多块DRAM Die像叠罗汉一样堆叠起来的新型存储器。至于行业将其归入先进封装，则是因为目前几乎所有的HBM系统都高度绑定台积电先进封装技术CoWos。
HBM通过2.5D CoWoS封装和AI算力芯片结合，充分释放算力性能。除了CoWoS先进封装技术外，业界目前还有许多强化HBM功能的在研先进封装技术，如台积电的下一代晶圆系统平台CoW-SoW、SK海力士的HBM以硅通孔技术（TSV：Through Silicon Via）、批量回流模制底部填充（MR-MUF：Mass Reflow-Molded Underfill）先进封装、三星的非导电薄膜热压缩TC-NCF（thermal compression with non-conductive film）等等。作为影响着HBM产业未来发展的封装技术，下文还将会详细介绍。
如上图所示，HBM是由多个DRAM堆叠而成，主要利用TSV（硅通孔）和微凸块（Micro bump）将裸片相连接，多层DRAM die再与最下层的Base die连接，然后通过凸块（Bump）与硅中阶层（interposer）互联。同一平面内，HBM与GPU、CPU或ASIC共同铺设在硅中阶层上，再通过CoWoS等2.5D先进封装工艺相互连接，硅中介层通过CuBump连接至封装基板上，最后封装基板再通过锡球与下方PCB基板相连。该产品巧妙的设计大大缩小了尺寸面积，容量扩大的同时，实现了高带宽、低延迟、低功耗的效果。
AI时代随着计算需求的不断提升，高端GPU、存储器等需求供不应求。当前GPU补位CPU功能，并不断强化自身算力。但是处理器的性能以每年大约55%速度快速提升，而内存性能的提升速度则只有每年10%左右。目前传统显存GDDR5等也面临着带宽低、功耗高等瓶颈，GPU\CPU也算不过来了。
GPU显存一般采用GDDR或者HBM两种方案，但行业多数据显示，HBM性能远超GDDR。此处来看看AMD关于HBM与DDR（Double Data Rate）内存的参数对比，以业界最为火爆的GDDR5为例。
根据AMD数据，从显存位宽来看，GDDR5为32-bit,HBM为其四倍，达到了1024-bit；从时钟频率来看，HBM为500MHz，远远小于GDDR5的1750MHz；从显存带宽来看，HBM的一个stack大于100GB/s,而GDDR5的一颗芯片为25GB/s。在数据传输速率上，HBM远高于GDDR5。而从空间利用角度来看，HBM由于与GPU封装在一块，从而大幅度减少了显卡PCB的空间，而GDDR5芯片面积为HBM芯片三倍，这意味着HBM能够在更小的空间内，实现更大的容量。因此，HBM可以在实现高带宽和高容量的同时节约芯片面积和功耗，被视为GPU存储单元理想解决方案。
但是HBM对比GDDR5/DDR5等依旧存在一定劣势。TrendForce集邦咨询研究显示，在相同制程及容量下，HBM颗粒尺寸较DDR5大35%~45%；良率（包含TSV封装良率），则比起DDR5低约20%~30%；生产周期（包含TSV）较DDR5多1.5-2个月，整体从投片到产出与封装完成需要两个季度以上。从长远发展角度看，在AI浪潮之下，业界大厂率先考虑抢夺HBM就变得十分合理了。
据TrendForce集邦咨询最新研究，三大原厂开始提高先进制程的投片，继存储器合约价翻扬后，公司资金投入开始增加，产能提升将集中在今年下半年，预期1alpha nm（含）以上投片至年底将占DRAM总投片比重约40%。其中，HBM由于获利表现佳，加上需求持续看增，故生产顺序最优先。但受限于良率仅约50~60%，且晶圆面积相较DRAM产品，放大逾60%，意即所占投片比重高。以各家TSV产能来看，至年底HBM将占先进制程比重35%，其余则用以生产LPDDR5(X)与DDR5产品。
目前HBM已然成为AI服务器、数据中心、汽车驾驶等高性能计算领域的标配，未来其适用市场还在不断拓宽。据TrendForce集邦咨询研究显示，产能方面，2023~2024年HBM占DRAM总产能分别是2%及5%，至2025年占比预估将超过10%。产值方面，2024年起HBM之于DRAM总产值预估可逾20%，至2025年占比有机会逾三成。展望2025年，由主要AI解决方案供应商的角度来看，HBM规格需求大幅转向HBM3e，且将会有更多12hi的产品出现，带动单芯片搭载HBM的容量提升。2024年的HBM需求位元年成长率近200%，2025年可望将再翻倍。
“连接”与“堆叠” ，3D混合键合成HBM新趋势
HBM制造的核心，包括TSV和封装，垂直堆叠等技术。
根据《半导体工艺与设备》介绍，TSV不采用传统的布线方法来连接芯片与芯片，而是通过在芯片上钻孔并填充金属等导电材料以容纳电极来垂直连接芯片。
在制作带有TSV的晶圆后，通过封装在其顶部和底部形成微凸块，然后连接这些凸块。由于 TSV 允许凸块垂直连接，因此可以实现多芯片堆叠。
目前HBM的堆叠技术包括MR-MUF以及TC-NCF等：
其中，MR-MUF（向上堆叠方式，Mass Reflow – Molded Underfill），是指将半导体芯片堆叠后，为了保护芯片和芯片之间的电路，在其空间中注入液体形态的保护材料，并固化的封装工艺技术。
与每堆叠一个芯片铺上薄膜型材料的方式对比，工艺效率高，散热方面也更有效；
具体步骤：
1、连接芯片的微凸块采用金属塑封材料；
2、一次性融化所有的微凸块，连接芯片与电路；
3、芯片与芯片之间或者芯片与载板之间的间隙填充，绝缘和塑封同时完成。
而TC-NCF（Thermo Compression – Non-Conductive Film，非导电薄膜），是一种在芯片之间使用薄膜进行堆叠的方法，与MR-MUF相比，该互连技术导热率较低；速度较慢；
此前，SK 海力士在HBM2e中使用 TC-NCF。
而到了HBM4时代后，海力士正在加速开发新工艺“混合键合”（Hybrid Bonding ），并将成为未来新趋势。
截止目前， HBM的DRAM芯片之间通过“微凸块”材料进行连接，通过混合键合，芯片可以在没有凸块的情况下连接，从而显著减小芯片的厚度；
当间距小到20um以内，热压键合过程中细微倾斜使得钎料变形挤出而发生桥连短路，难以进一步缩减互联间距；
HBM芯片标准厚度为720um，预计2026年左右量产的第六代HBM4需要纵向垂直堆叠16层DRAM芯片，当前的封装技术很难让客户满意，所以混合键合的应用被认为是必然的趋势；
2023年海力士用于第三代HBM产品（HBM2e）测试混合键合技术，规格低于HBM4产品；
同时海力士拟计划将新一代的HBM与逻辑芯片堆叠在一起，取消硅中介层。
HBM4取得革命性突破
在人工智能和高性能计算领域的驱动下，对内存带宽的需求与日俱增。作为下一代高带宽内存技术，HBM4正在引领存储革命，开启性能的新境界。
主旨一: HBM4采用2048位宽内存接口，理论带宽可超1.5TB/s，接口位宽翻倍，传输速度再次大幅提升。这不仅有助于减少显卡所需内存堆栈数量，优化设计，更为未来带来无限可能。
三星电子、SK海力士和美光等龙头企业正在为HBM4做最后的冲刺准备。三星计划在2025年推出HBM4产品，并将HBM产能大幅增加，到2026年将比2023年增长13.8倍。三星正在开发代号为＂雪亮＂的第六代HBM芯片，计划将缓存芯片整合在内存堆叠的底层，实现芯片级整合。
SK海力士则与台积电签署合作备忘录，计划在2026年量产HBM4产品。双方将优化SK海力士HBM与台积电CoWoS先进封装技术的整合，共同应对客户需求。SK海力士预计到2030年，其HBM年出货量将达到1亿颗，并将在美国印第安纳州建厂生产HBM。
美光公司表示，其HBM4将提供36GB和64GB两种容量，带宽为1.5-2TB/秒，但暂不考虑芯片级整合方案。美光正在加大HBM3E产能，并着手开发HBM4。
主旨二: HBM4有望与逻辑芯片整合，实现3D堆叠，可进一步缩小尺寸，提高性能和容量。但散热成为重大挑战需解决。
SK海力士计划将HBM4与GPU芯片整合，消除传统HBM设置中的缓冲层，直接将HBM4堆叠在逻辑芯片上。这种创新方案虽然可简化芯片设计、降低成本，但功耗和散热问题亟待解决。
专家表示，如果在未来2-3代内解决了发热问题，HBM和GPU就能像一个整体一样运作，不再需要缓冲层。这也意味着内存和逻辑芯片将共享相同的工艺技术，在同一制造厂生产，以确保最佳性能，但内存成本将大幅上升。
业内人士预测，在未来10年内，＂半导体游戏规则＂可能会改变，内存和逻辑芯片之间的区别将变得无关紧要。内存和逻辑芯片的融合趋势不可避免。
主旨三: 标准制定组织JEDEC放宽了HBM4高度限制，允许775微米高度，为混合键合技术留出时间，有利于内存厂商推进HBM4创新和应用。
JEDEC决定将HBM4的12层和16层堆叠包装厚度放宽至775微米，这对主要内存制造商的未来封装投资趋势将产生重大影响。此前，制造商一直在为HBM4的720微米厚度限制做准备，计划采用新的混合键合技术。
如果包装厚度放宽至775微米，16层DRAM堆叠的HBM4就可以使用现有的键合技术实现。这一调整可能会推迟混合键合技术的推出时间，或许要等到第七代HBM问世时才会采用。内存厂商的工程师们将专注于现有键合技术的升级。
主旨四: 三家厂商在HBM4技术路线上存在分歧，但都在为获得更大的市场份额而激烈竞争。
三星和SK海力士计划采用芯片级整合，而美光暂不考虑这种方案。三家公司在客户定制化需求、内存与逻辑芯片的整合方式等问题上存在分歧。
他们都意识到HBM4对于AI和高性能计算的重要性。HBM4将为这些领域带来极高的内存带宽，是未来发展的关键技术。三家厂商正在为获得更大的市场份额而激烈竞争，他们都希望在这场技术革命中占据领先地位。
台积电的最新封装技术助阵
在北美技术研讨会上，台积电推出了下一代晶圆系统平台——CoW-SoW——该平台将实现与晶圆级设计的 3D 集成。该技术建立在台积电 2020 年推出的 InFO_SoW 晶圆级系统集成技术的基础上，该技术使其能够构建晶圆级逻辑处理器。到目前为止，只有特斯拉在其 Dojo 超级计算机中采用了这项技术，台积电表示该计算机现已投入生产。
在即将推出的 CoW-SoW 平台中，台积电将在其晶圆系统平台中合并两种封装方法——InFO_SoW 和集成芯片系统 (SoIC)。通过使用晶圆上芯片 (CoW) 技术，该方法将能够将存储器或逻辑直接堆叠在晶圆上系统之上。新的CoW_SoW技术预计将在2027年实现大规模生产，但实际产品何时上市还有待观察。
据了解，台积电的CoW-SoW专注于将晶圆级处理器与HBM4内存集成。这些下一代内存堆栈将采用 2048 位接口，这使得将 HBM4 直接集成在逻辑芯片顶部成为可能。同时，在晶圆级处理器上堆叠额外的逻辑以优化成本也可能是有意义的。
“因此，在未来，使用晶圆级集成[将允许]我们的客户将更多的逻辑和存储器集成在一起，”台积电业务开发副总裁Kevin Zhang说。“SoW 不再是虚构的；我们已经与客户合作生产一些已经到位的产品。我们认为，通过利用我们先进的晶圆级集成技术，我们可以为客户提供非常重要的产品使他们能够继续增强能力，为他们的人工智能集群或[超级计算机]引入更多计算、更节能的计算。”
一般而言，晶圆级处理器（即 Cerebras 的 WSE），特别是基于 InFO_SoW 的处理器，可提供显着的性能和效率优势，包括高带宽和低延迟的核心到核心通信、低功率传输网络阻抗以及高能源效率。作为额外的好处，此类处理器还具有“额外”核心形式的额外冗余。
然而，InFO_SoW技术有一定的局限性。例如，使用这种方法制造的晶圆级处理器完全依赖于片上存储器，这可能无法满足未来人工智能的需求（但目前来说很好）。CoW-SoW 将解决这个问题，因为它将允许将 HBM4 放置在此类晶圆上。此外，InFO_SoW晶圆采用单节点加工，该节点不支持3D堆叠，而CoW-SoW产品将支持3D堆叠。
