据日本媒体报道，存储器大厂铠侠近日宣布，将从其第10代NAND产品开始，在制程中引入低温蚀刻这一前沿技术，以进一步提升生产效率，并追赶全球领先的竞争对手。

报道称，铠侠计划于2026年量产第10代NAND，并决定采用低温蚀刻技术。该技术允许在更低温的环境下进行蚀刻，从而使存储器的存储单元间的存储通孔（memory hole）以更快的速度形成。

而这种效率的提升不仅可以减少生产时间，还能大幅提高单位时间的生产量。相比传统的电浆蚀刻法，低温蚀刻的加工速度提升了约4倍，标志着存储技术的一次重要革新。

2023年6月，Tokyo Electron成功开发出一种用于存储芯片的通孔蚀刻技术。该设备可用于制造400层以上堆叠的3D NAND闪存芯片。TEL当时表示，该技术首次将电蚀刻应用带入到低温范围中，产生了具有极高蚀刻速率的系统。这项创新技术可在短短33分钟内实现10μm深的高纵横比(晶圆上形成的图案的深度与宽度之比)蚀刻。


低温蚀刻技术

40多年来，CF基气体一直用于绝缘膜蚀刻。在这种情况下，TEL发现了一种新的气体系统，称为HF+ PF3。通过将该气体系统与极低温度（公告中为-60°C）相结合，实现了3D NAND内存孔的高速蚀刻。

在CF基等离子体中，CF基聚合物厚厚地沉积在孔的侧壁上。虽然这种聚合物可以防止横向蚀刻（称为弯曲），但孔越深，到达孔底部的CF自由基就越少，孔的蚀刻速率就会急剧降低。

作为针对这些问题的对策，提高芯片温度等使CF基聚合物难以沉积在孔的侧壁上的条件将导致孔的横向蚀刻，从而导致弯曲。简而言之，CF自由基向孔底的运输和防止弯曲之间存在权衡，这使得优化变得困难。

然而，在HF/PF3 +Cryo的情况下，孔的侧壁上几乎没有沉积。也就是说，反应物质HF被供应到孔的底部而不被侧壁“吃掉”。即使孔侧壁上的沉积物很小，也可以防止弯曲。因此，可以实现高速 HAR 蚀刻而无需弯曲。

SiN的蚀刻速率随温度变化不大，并且无论添加或不添加PF3 ，其蚀刻速率都没有太大变化。另一方面，对于SiO2，温度越低，蚀刻速率越高。此外，添加 PF3可以加快蚀刻速度。在本次演示中，实验是在-60摄氏度下进行的，但如果温度能够进一步降低到-80到100摄氏度，或许可以蚀刻得更快。

TEL此次宣布的成果是，通过结合新型气体系统（HF/PF3）和低温（-60℃），实现了可用于3D NAND存储孔的HAR蚀刻。到目前为止，HAR刻蚀领域一直被美国Lam Research垄断，但TEL未来可能会大幅增长。

SK海力士正评估低温蚀刻设备

伴随着3D NAND的堆叠层数越来越多，设备厂商以及存储厂商正在想方设法的研究新的生产技术从而改进生产效率。根据最新的消息表明SK海力士和三星目前都正在对东京电子最新的低温蚀刻设备进行测试，这一设备对于提升3D NAND的堆叠层数有着更加重大的意义。

据韩媒thelec的消息，SK海力士就在评估东京电子最新的低温蚀刻设备，该设备可以在-70℃的低温下运行，用来生成400层以上堆叠的新型3D NAND。低温蚀刻设备的钻孔速度是传统工具的三倍，对多层数的3D NAND非常有用。SK海力士正在把测试晶圆发送到东京电子的实验室，从而评估新设备的能力。当前的蚀刻工艺是在0℃到30℃的温度范围内工作的，而东京电子的蚀刻设备在-70℃低温下运行，这形成了鲜明的对比，根据他们的论文数据，新的蚀刻机可以在33分钟内进行10微米深的高深度比蚀刻，比现有工具快三倍以上，这一成果是一项重大的技术进步，而且大大提升了3D NAND的生产效率。

SK海力士现在的321层3D NAND据说采用了三重堆栈结构，采用东京电子的新设备后可能以单堆栈或双堆栈的方式构建400层的3D NAND，生产效率明显提高，当然这能否成功还得看设备的可靠性以及性能一致性。此外SK海力士考虑应用低温蚀刻设备的另一个原因是减少碳排放，现有的蚀刻工艺中，使用的是具有较高全球变暖潜能值(GWP)的碳氟化合气体，如四氟化碳和八氟丙烷，其GWP分别为6030和9540，但东京电子新一代蚀刻设备使用的是GWP小于1的氟化氢气体，这将大幅减少温室气体的排放。

同时三星也在验证这一新技术，与SK海力士不同的是，三星是直接引进东京电子的新设备进行测试。


3D-NAND 的层数有限制吗？

回顾 2D NAND，它采用平面架构，浮动栅极 (FG) 和外围电路彼此相邻。2007年，随着2D NAND的尺寸达到极限，东芝提出了3D NAND结构。

三星于 2013 年率先向市场推出了所谓的“V-NAND”。

3D 设计引入了多晶硅和二氧化硅的交替层，并将浮动栅极替换为电荷陷阱闪存 (CTF)。这些区别既有技术上的，也有经济上的。FG 将存储器存储在导电层中，而 CTF 将电荷“捕获”在介电层内。由于制造成本降低，CTF 设计很快成为首选，但当然不是唯一的。

IBM 研究员 Roman Pletka 指出：“尽管所有制造商都转向电荷陷阱单元架构，但我预计传统浮栅单元在未来仍将发挥不可忽视的作用，特别是对于容量或保留敏感的用例。”

然而，Hynix 表示，尽管采用了摩天大楼式堆叠的创新，但第一代 3D NAND 设计仍将外围电路保留在一侧。

最终，3D NAND 供应商将外围电路移至 CTF 下。用 SK Hynix 的术语来说，它现在是 Periphery Under Cell (PUC) 层。一方面，“4D NAND”比 CTF/PUC NAND 更短、更酷。另一方面，这最终是 3D NAND 的另一种变体，单位单元面积更小。针对较小占地面积的类似设计有不同的商标名称，例如 Micron 的 CMOS under Array (CuA)。

美光科技在 2022 年 7 月下旬宣布推出 232 层 NAND，并已投入生产，因此获得了吹嘘的资本。根据该公司的新闻稿，美光表示，其 232 层 NAND 是存储创新的分水岭，也是将 3D NAND 生产扩展到 200 层以上的能力的第一个证明。

美光还声称 业界最快的 NAND I/O 速度为 2.4 Gbps，与上一代产品相比，每个芯片的写入带宽提高了 100%，读取带宽提高了 75% 以上。此外，232层NAND包含六平面TLC生产NAND，美光表示这是所有TLC闪存中每个芯片最多的平面，并且每个平面都具有独立的读取能力。

业内分析人士认为，这可能是此次公告中最令人印象深刻的部分。由于有六个平面，该芯片的表现就像是六个不同的芯片一样。

在早几年的 IEEE IEDM 论坛上，三星的 Kinam Kim 发表了主题演讲，他预测到 2030 年将出现 1,000 层闪存。这可能听起来令人头晕，但这并不完全是科幻小说。Imec 存储内存项目总监 Maarten Rosmeulen 表示：“相对 NAND 闪存的历史趋势线而言，这一速度已经放缓。” “如果你看看其他公司，比如美光或西部数据，他们在公开声明中提出的内容，你会发现他们的速度甚至比这还要慢。不同制造商之间也存在一些差异——看起来他们正在延长路线图，让它放慢速度。我们相信这是因为维持这个空间的运转需要非常高的投资。”

尽管如此，竞争风险仍然足够高，这些投资是不可避免的。“前进的主要方式，主要的乘数，是在堆栈中添加更多层，”Rosmeulen 说。“几乎没有空间进行 XY 收缩并缩小内存空洞。这很难做到。也许他们会在这里或那里挤压百分之几，将孔放得更近，孔之间的缝隙更少等等。但这并不是最大的收益所在。如果你能继续堆叠更多的层，密度只能以目前的速度显着提高。”


存储厂商已经做好1000层规划

整体来看，3D NAND未来的发展主要聚焦在两个方向：一是增加层数，二是提升密度。这两者并非分头行动，而是在增加NAND层数的同时，也需要提升密度。半导体界著名的“摩尔定律”同样适用于NAND层数的增加，尤其身处于生成式AI大爆发的时代，对于储存的需求仍为迫切。

而对于存储厂来说，努力提升NAND层数一方面可以降低生产成本，另一方面则可以凭借先进技术将竞争对手远远甩在脑后。于是从3D NAND技术出现开始，生产NAND的厂商就没停止过卷层数，从最开始的几十层到现在的二百多层，甚至最近已有厂商早早开始卷起了1000层！

近日，铠侠CTO宫岛英史在近日举办的第71届日本应用物理学会春季学术演讲会上表示该企业目标2030~2031年推出1000层的3D NAND闪存。而目前铠侠与合作伙伴西部数据开发的最先进产品是218层堆叠的BICS8 3D NAND。

无独有偶，早在去（2023）年，三星存储业务高管于夏季会议上透露，预计到2030年，V-NAND技术可以实现超过1000层堆叠。今年，三星计划推出有望达280层堆叠的第九代3D NAND，2025-2026年推出430层堆叠第十代3D NAND。

其它存储厂商也没有闲着，如SK海力士在ISSCC 2023会议上公布了一款堆叠层数超过300层的第8代3D NAND原型。

不过，1000层3D NAND的口号虽响，要面对的挑战也更多，NAND层数的增加无疑将对制造工艺和投资带来更大的风险。三星高管就表示，要实现1000层3D NAND技术，就像建设摩天大楼一样，需要考虑坍塌、弯曲、断裂等诸多稳定性问题，此外还需要克服连接孔加工工艺、最小化电池干扰等、缩短层高以及扩大每层存储容量等挑战。

当然，对于普通消费者来说，这样的“卷”是让人喜闻乐见的，毕竟随着3D NAND层数堆叠的增加，意味着以后能买到更大更便宜的固态硬盘。